AS4C512M16D3LB-12BCN

Alliance Memory
913-4C51216D3LB12BCN
AS4C512M16D3LB-12BCN

Fabricante:

Descripción:
DRAM DDR3L, 8G, 512M X 16, 1.35V, 96-BALL FBGA, 800MHZ COMMERCIAL TEMP, B Die (MT41K512M16HA-125:A)

Modelo ECAD:
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En existencias: 342

Existencias:
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Plazo de entrega de fábrica:
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Mínimo: 1   Múltiples: 1
Precio unitario:
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Precio ext.:
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Est. Tarifa:

Precio (USD)

Cantidad Precio unitario
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$46.79 $46.79
$43.25 $432.50
$41.86 $1,046.50
$40.81 $2,040.50
$39.80 $3,980.00
$38.46 $6,922.80

Atributo del producto Valor de atributo Seleccionar atributo
Alliance Memory
Categoría de producto: DRAM
RoHS:  
SDRAM - DDR3L
8 Gbit
16 bit
800 MHz
FBGA-96
512 M x 16
20 ns
1.283 V
1.45 V
0 C
+ 95 C
AS4C512M16D3LB-12
Tray
Marca: Alliance Memory
País de ensamblaje: Not Available
País de difusión: Not Available
País de origen: TW
Sensibles a la humedad: Yes
Estilo de montaje: SMD/SMT
Tipo de producto: DRAM
Cantidad de empaque de fábrica: 180
Subcategoría: Memory & Data Storage
Corriente de suministro - Máx.: 122 mA
Peso de la unidad: 3.070 g
Productos encontrados:
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Atributos seleccionados: 0

CNHTS:
8542329010
CAHTS:
8542320020
USHTS:
8542320036
TARIC:
8542323900
MXHTS:
8542320299
ECCN:
EAR99

DDR3 Synchronous DRAM

Alliance Memory DDR3 Synchronous DRAM (SDRAM) achieves high-speed double-data-rate transfer rates of up to 1600Mb/sec/pin for general applications. The chip is designed to comply with all key DDR3 DRAM key features, and all of the control and address inputs are synchronized with a pair of externally supplied differential clocks. Inputs are latched at the cross point of differential clocks (CK rising and CK# falling). All I/Os are synchronized with differential DQS pairs in a source synchronous fashion. These Alliance Memory devices operate with a single 1.5V ± 0.075V power supply and are available in BGA packages.

DDR3L SDRAM

Alliance Memory DDR3L SDRAM uses a double data rate architecture to achieve high-speed operation. The double data rate architecture is an 8n-prefetch architecture with an interface that transfers two data words per clock cycle at the I/O pins. A single read or write operation for the DDR3 SDRAM effectively consists of a single 8n-bit-wide, four-clock-cycle data transfer at the internal DRAM core and eight corresponding n-bit-wide, one-half-clock-cycle data transfers at the I/O pins. Alliance Memory DDR3L SDRAM is available in various package sizes.