IS43R16320D-5BLI

ISSI
870-IS43R16320D-5BLI
IS43R16320D-5BLI

Fabricante:

Descripción:
DRAM 512M (32Mx16) 200MHz 2.5v DDR SDRAM

Modelo ECAD:
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Disponibilidad

Existencias:
No en existencias
Plazo de entrega de fábrica:
Mínimo: 190   Múltiples: 190
Precio unitario:
$-.--
Precio ext.:
$-.--
Est. Tarifa:

Precio (USD)

Cantidad Precio unitario
Precio ext.
$11.31 $2,148.90
$11.03 $6,287.10
1,140 Presupuesto

Atributo del producto Valor de atributo Seleccionar atributo
ISSI
Categoría de producto: DRAM
RoHS:  
SDRAM - DDR
512 Mbit
16 bit
200 MHz
BGA-60
32 M x 16
5 ns
2.3 V
2.7 V
- 40 C
+ 85 C
IS43R16320D
Tray
Marca: ISSI
País de ensamblaje: Not Available
País de difusión: Not Available
País de origen: TW
Sensibles a la humedad: Yes
Estilo de montaje: SMD/SMT
Tipo de producto: DRAM
Cantidad de empaque de fábrica: 190
Subcategoría: Memory & Data Storage
Corriente de suministro - Máx.: 430 mA
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Atributos seleccionados: 0

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CNHTS:
8542319090
CAHTS:
8542320041
USHTS:
8542320028
JPHTS:
8542320216
KRHTS:
8542321020
MXHTS:
8542320299
ECCN:
EAR99

DDR SDRAM

ISSI 512-Mbit DDR SDRAM achieves high-speed data transfer using pipeline architecture and two data word accesses per clock cycle. The 536,870,912-bit memory array is internally organized as four banks of 128Mb to allow concurrent operations. The pipeline allows Read and Write burst accesses to be virtually continuous, with the option to concatenate or truncate the bursts. The programmable features of burst length, burst sequence, and CAS latency enable further advantages. The device is available in 8-bit, 16-bit, and 32-bit data word sizes. Input data is registered on the I/O pins on both edges of Data Strobe signal(s), while output data is referenced to both edges of Data Strobe and both edges of CLK. ISSI 512-Mbit DDR SDRAM commands are registered on the positive edges of CLK.

IS43R32800D 8Mx32 256-Mbit DDR SDRAM

ISSI IS43R32800D 8Mx32 256-Mbit DDR SDRAM achieves high-speed data transfer using pipeline architecture and two data word accesses per clock cycle. The 268,435,456-bit memory array is internally organized as four banks of 64MB to allow concurrent operations. The pipeline allows Read and Write burst accesses to be virtually continuous, with the option to concatenate or truncate the bursts. The programmable features of burst length, burst sequence, and CAS latency enable further advantages.