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IS46DR16640B-25DBLA2

Name: ISSI IS46DR16640B-25DBLA2
Brand: ISSI
SKU: 870-46DR16640B25DBLA
Price: 16.18 USD
Availability: OutOfStock

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Mouser N.º:

870-46DR16640B25DBLA

Fabricante N.º:

IS46DR16640B-25DBLA2

Fabricante:

ISSI

Descripción:

DRAM 1G (64Mx16) 400MHz 1.8v DDR2 SDRAM

Hoja de datos:

IS46DR16640B-25DBLA2 Hoja de datos (PDF)

Modelo ECAD:

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	$15.02	$150.20
	$14.56	$364.00
	$14.21	$710.50
	$12.91	$1,291.00
	$12.48	$2,608.32
	$12.27	$5,128.86
1,045	Presupuesto

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Atributo del producto	Valor de atributo	Seleccionar atributo
Fabricante:	ISSI
Categoría de producto:	DRAM
RoHS:
Tipo:	SDRAM - DDR2
Tamaño de memoria:	1 Gbit
Ancho de bus de datos:	16 bit
Frecuencia de reloj máxima:	400 MHz
Paquete / Cubierta:	BGA-84
Organización:	64 M x 16
Tiempo de acceso:	400 ps
Voltaje de alimentación - Mín.:	1.7 V
Voltaje de alimentación - Máx.:	1.9 V
Temperatura de trabajo mínima:	- 40 C
Temperatura de trabajo máxima:	+ 105 C
Serie:	IS46DR16640B
Empaquetado:	Tray
Marca:	ISSI
País de ensamblaje:	Not Available
País de difusión:	Not Available
País de origen:	TW
Sensibles a la humedad:	Yes
Estilo de montaje:	SMD/SMT
Tipo de producto:	DRAM
Cantidad de empaque de fábrica:	209
Subcategoría:	Memory & Data Storage
Corriente de suministro - Máx.:	120 mA
Peso de la unidad:	3.698 g

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IS46DR16640B-25DBLA2 Hoja de datos (PDF)

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CNHTS:: 8542329010
USHTS:: 8542320032
JPHTS:: 854232021
KRHTS:: 8542321010
MXHTS:: 8542320201
ECCN:: EAR99

DDR2 SDRAM

ISSI DDR2 SDRAM uses a double-data-rate architecture to achieve high-speed operation. The double-data-rate architecture is essentially a 4n-prefetch architecture, with an interface designed to transfer two data words per clock cycle at the I/O balls. ISSI DDR2 SDRAM has on-die termination (ODT) and programmable burst lengths of 4 or 8. The on-chip DLL aligns DQ and DQs transitions with CK transitions.

IS43DR16160A 16Mx16 DDR2 SDRAM

ISSI IS43DR16160A 16Mx16 DDR2 SDRAM is a Double Data Rate (DDR) Synchronous DRAM (SDRAM) organized as 4M x 16 bits x 4 banks. This product uses a double-data-rate architecture to achieve high-speed operation. The double data rate architecture is essentially a 4N prefetch architecture with an interface designed to transfer two data words per clock cycle at the I/O balls.