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IM1G16D2DDBG-25I

Name: Intelligent Memory IM1G16D2DDBG-25I
Brand: Intelligent Memory
SKU: 822-IM1G16D2DDBG-25I
Price: 4.86 USD
Availability: OutOfStock

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Mouser N.º:

822-IM1G16D2DDBG-25I

Fabricante N.º:

IM1G16D2DDBG-25I

Fabricante:

Intelligent Memory

Descripción:

DRAM DDR2 1Gb, 1.8V, 64Mx16, 400MHz (800Mbps), -40C to +95C, FBGA-84

Hoja de datos:

IM1G16D2DDBG-25I Hoja de datos

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	$4.86	$4.86
	$4.53	$45.30
	$4.39	$109.75
	$4.29	$214.50
	$4.19	$419.00
	$4.02	$840.18
	$3.91	$1,634.38
	$3.83	$4,002.35

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Atributo del producto	Valor de atributo	Seleccionar atributo
Fabricante:	Intelligent Memory
Categoría de producto:	DRAM
RoHS:
Tipo:	SDRAM - DDR2
Tamaño de memoria:	1 Gbit
Ancho de bus de datos:	16 bit
Frecuencia de reloj máxima:	400 MHz
Paquete / Cubierta:	FBGA-84
Organización:	64 M x 16
Tiempo de acceso:	400 ps
Voltaje de alimentación - Mín.:	1.7 V
Voltaje de alimentación - Máx.:	1.9 V
Temperatura de trabajo mínima:	- 40 C
Temperatura de trabajo máxima:	+ 95 C
Serie:	IM1G16D2
Empaquetado:	Tray
Marca:	Intelligent Memory
País de ensamblaje:	Not Available
País de difusión:	Not Available
País de origen:	TW
Sensibles a la humedad:	Yes
Estilo de montaje:	SMD/SMT
Tipo de producto:	DRAM
Cantidad de empaque de fábrica:	209
Subcategoría:	Memory & Data Storage
Corriente de suministro - Máx.:	75 mA
Peso de la unidad:	192 mg

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Hoja de datos

IM1G16D2DDBG-25I Hoja de datos

CAHTS:: 8542320020
USHTS:: 8542320032
MXHTS:: 8542320299
ECCN:: EAR99

Dynamic Random Access Memory (DRAM)

Intelligent Memory Dynamic Random Access Memory (DRAM) includes a full range of JEDEC-compliant DRAMs and ECC DRAMs (SDRAM, DDR, DDR2, DDR3, DDR4, LPDDR4). From an application's point of view, these components work like a monolithic device. The DRAM devices allow for maximum levels of memory density without altering existing board layouts or designs.

Double Data Rate 2 (DDR2) SDRAM

Intelligent Memory Double Data Rate (DDR2) Synchronous DRAM (SDRAM) are eight-bank devices that achieve high-speed data transfer rates. Interleaving the eight memory banks allows random access operations faster than standard DRAMs. A chip architecture prefetches multiple bits and then synchronizes the output data to a system clock. All control, address, and circuits are synchronized with the positive edge of an externally supplied clock. In a source-synchronous manner, I/Os are synchronized with a pair of bidirectional strobes. A sequential, gapless data rate is possible depending on the device's burst length, CAS latency, and speed grade.